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    数字系统设计实验流水线MIPS微处理器设计

    时间：2024-01-02 03:47:11    下载该word文档
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    一、实验目的
    （1）了解提高CPU性能的方法。
    （2）理解数据冒险、控制冒险的概念以及流水线冲突的解决方法。（3）掌握流水线MIPS微处理器的工作原理。（4）掌握流水线MIPS微处理器的测试方法。
    二、实验任务
    设计一个32位流水线MIPS微处理器,具体要求如下设计要求：（1）至少执行下列MIPS32指令。
    ①算数运算指令：ADDADDUSUBSUBUADDI
    ADDU②逻辑运算指令：ANDORNORXORANDIORIXORISLTSLTI

    SLTU
    SLTIU③移位指令：SLLSLLVSRLSRLV
    SRA④条件分支指令：BEQBNEBGEZBGTZBLEZBLTZ⑤无条件跳转指令：JJR⑥数据传输指令：LWSW⑦空指令：NOP（2）在用5级流水线技术，对数据冒险实现转发或阻塞功能。
    （3）在XUPVietex-IIPro开发系统中实现MIPS微处理器，要求CPU的运行速度大于25MHz.三、实验原理
    1.流水线MIPSCPU总体设计
    流水线是数字系统中一种提高系统稳定性和工作速度的方法，广泛应用在高档CPU的构建中。根据MIPS处理器指令的特点，将整体的处理过程分为取指令（IF）、指令译码、执行、存储器访问和寄存器写回五级，对应多周期CPU的五个处理阶段。如图1所示，一个指令的执行需要五个时钟周期，每个时钟周期上升沿来临时，此指令所代表的一系列数据和控制信息转移到下一级处理。
    图1流水线流水作业示意图
    一条MIPS指令分为五个处理步骤，即五级流水线，的具体执行过程如图2所示。
    图2五级流水线MIPSCPU初步原理框图
    流水线寄存器：为了在其它四级流水线中各条指令保持各自的值，从指令存储器中读出的指令必须保存在寄存器中。同样的方法应用到每个流水线步骤中，需要在上图中各级之间加入寄存器，如图3所示。
    图3.在各级分割线添加寄存器后的框图
    由于在流水线中，数据和控制信息将在时钟上升沿转移到下一级，所以规定流水线转移的变量命名遵守如下格式：名称_流水线级名称。
    例如，在ID级指令译码电路（DECODE）产生的寄存器写允许信号RegWrite在ID级、EX级、MEM级和WB级上的命名分别为RegWrite_id、RegWrite_ex、RegWrite_men和RegWrite_wb。在顶层文件中，类似的变量名称有近百个，这样的命名方式起到了很好的识别作用。
    1．MIPS指令格式：
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    ①R型指令格式

    本实验需要实现的R型指令有：I算术逻辑运算指令：ADD、ADDU、SUB、SUBU、AND、OR、NOR、XOR、SLT、SLTUII移位指令：SLLV、SRLV、SRAV、SLL、SRL、SRAIII寄存器跳转指令：JR②I型指令格式
    本实验需要实现的I型指令有：I存储器访问指令：LW、SWII立即数算术逻辑运算指令：ADDI、ADDIU、ANDI、ORI、XORI、SLTI、SLTIUIII分支指令：BEQ、BNE、BGEZ、BGTZ、BLEZ、BLTZ分支地址为：PC+4+(sign-extend(Imm<<2③J型指令格式
    本实验需要实现的J型指令只有：无条件跳转指令：J跳转地址为：{PC[31:28],IR[25:0],2’b00}特别注意：
    1、寄存器跳转指令JR不是J型指令，而是R型指令，其指令格式为：跳转地址为：$ra，寄存器号为rs2、移位指令SLL、SRL、SRA只有rt一个源操作数：
    3、取字指令的操作过程：rt<=Mem[rs+sign_extend(imm]存字指令的操作过程：Mem[rs+sign_extend(imm]<=rt
    4、I型指令中立即数算术逻辑运算指令对立即数（Imm）的处理应分为两类情况考虑：①当指令为ADDI、ADDIU、SLTI、SLTIU时，指令中的16位立即数（Imm）应做符号扩展为32位。此符号扩展电路在ID级完成。
    ②当指令为ANDI、ORI、XORI时，Imm应做“0”扩展为32位。考虑到资源的限制，在执行ANDI、ORI、XORI指令时，“0”扩展功能放在ALU内部（即EX级完成。2、流水线中的控制信号
    为保证CPU按照指令正常运行，分别设置各个级的控制信号：
    （1）IF级：取指令级。从ROM中读取指令，并在下一个时钟沿到来时把指令送到ID级的指令缓冲器中。该级控制信号决定下一个指令指针的PCSource信号、阻塞流水线的PC_IFwrite信号、清空流水线的IF_flush信号。
    （2）ID级：指令译码器。对IF级来的指令进行译码，并产生相应的控制信号。整个CPU的控制信号基本都是在这级上产生。该级自身不需任何控制信号。
    流水线冒险检测也在该级进行，冒险检测电路需要上一条指令的MemRead，即在检测到冒险条件成立时，冒险检测电路产生stall信号清空ID/EX寄存器，插入一个流水线气泡。（3）EX级：执行级。该级进行算术或逻辑操作。此外LW、SW指令所用的RAM访问地址也是在本级上实现。控制信号有ALUCode、ALUSrcA、ALUScrB和RegDst，根据这些信号确定ALU操作、选择两个ALU操作数A、B，并确定目标寄存器。
    另外，数据转发也在该级完成。数据转发控制电路产生ForwardA和ForwardB两组控制信号。
    （4）MEM级：存储器访问级。只有在执行LW、SW指令时才对存储器进行读写，对其他指令只起到一个周期的作用。该级只需存储器写操作允许信号MemWrite。
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    （5）WB级：写回级。该级把指令执行的结果回写到寄存器文件中。该级设置信号MemtoReg和寄存器写操作允许信号RegWrite，其中MemtoReg决定写入寄存器的数据来自于MEM级上的缓冲值或来自于MEM级上的存储器。3、流水线冒险
    在流水线CPU中，多条指令通知执行，由于各种各样的原因，在下一个时钟周期中下一条指令不能执行，这种情况称为冒险。冒险分为三类：
    ①结构冒险：硬件不支持多条指令在同一个时钟周期内执行。MIPS指令集专为流水线设计，因此在MIPSCPU中不存在此类冒险。
    ②数据冒险：在一个操作必须等待另一操作完成后才能进行时，流水线必须停顿，这种情况称为数据冒险。数据冒险分为两类：
    ⅰ数据相关：流水线内部其中任何一条指令要用到任何其他指令的计算结果时，将导致数据冒险。通常可以用数据转发（数据定向）来解决此类冒险。
    ⅱ数据冒险：此类冒险发生在当定向的目标阶段在时序上早于定向的源阶段时，数据转发无效。通常是引入流水线阻塞，即气泡（bubble）来解决。。
    ③控制冒险：CPU需要根据分支指令的结果做出决策，而此时其他指令可能还在执行中，这时会出现控制冒险，也称为分支冒险。解决此类冒险的常用方法是延迟分支。
    3.1数据相关与转发
    下面通过具体例子来阐述数据相关。见图3.1
    图3.1数据相关性
    后4条指令都依赖于第一条指令得到寄存器$2的结果，但sub指令要在第五周期才写回寄存器$2，但在第三、四、五个时钟周期$2分别要被and、or和add三个指令用到，所以这三个指令得到的是错误的未更新的数据，会引起错误的结果；而第六个时钟周期$2要被sw指令用到，此时得到的才是正确的已更新的数据。这种数据之间的互相关联引起的冒险就是数据相关。
    可以看出，当一条依赖关系的方向与时间轴的方向相反时，就会产生数据冒险。（1）一阶数据相关与转发（EX冒险）首先讨论指令sub与and之间的相关问题。
    sub指令在第五周期写回寄存器$2，而and指令在第四周期就对sub指令的结果$2提出申请，显然将得到错误的未更新的数据。像这类第I条指令的源操作寄存器与第I-1条指令（即上一条指令）的目标寄存器相重，导致的数据相关称为一阶数据相关。见图3.2中实线所示。
    图3.2一阶数据相关实例图可以发现，sub指令的结果其实在EX级结尾，即第三周期末就产生了；而and指令在第四时钟周期向sub指令结果发出请求，请求时间晚于结果产生时间，所以只需要sub指令结果产生之后直接将其转发给and指令就可以避免一阶数据相关。如图3.3虚线所示。转发数据为ALUResult_mem数据转发由Forwardingunit单元控制，判断转发条件是否成立。转发机制硬件实现见图3.3。
    图3.3转发机制的硬件实现
    转发条件ForwardA、ForwardB作为数据选择器的地址信号，转发条件不成立时，ALU操作数从ID/EX流水线寄存器中读取；转发条件成立时，ALU操作数取自数据旁路。
    转发条件：
    ①MEM级指令是写操作，即RegWrite_mem=1；
    ②MEM级指令写回的目标寄存器不是$0，即RegWriteAddr_mem≠0；
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