加法器的设计

（6课时）

一、课例背景分析

（一） 本专业课程目标分析

设置本课程的目的是使考生获得数字电子技术必要的基本理论、基本知识和基本技能，为学习后续课及参加实际工作打下必要的基础。通过本课程学习要求考生：

1.了解数字电子技术基本理论，基本概念，熟练掌握数字电子技术的基本分析方法，能对一般数字逻辑部件进行分析；

2.较深刻理解数字电子技术的基本设计方法，并能比较灵活地加以应用；

3.理解常用数字集成电路的基本工作原理和基本特性，了解其主要参数的意义并能灵活地加以应用

本课程实践性强，学习时应注意联系实际，完成必要的实验项目，并保证及时完成习题和作业。

（二）本课例在相应专业课程中的功能定位

通过进行半/全加器组合逻辑电路的设计使学生能分析简单组合逻辑电路的逻辑功能，能设计简单的组合逻辑电路并了解基本的组合逻辑电路的分析和设计方法。

（三）学生能力基础分析

中等职业学校学生，文化基础普遍偏低，来源复杂，学生的素质参差不齐，没有成功体验，缺乏学习动机，其中大部分学生存在着各种形式的学习障碍，没有好的思维习惯，难以掌握学习内容而丧失学习动力不适应专业课的学习。

（四）项目实施条件

学校有多间电工电子实训实验室其中包括有电子电工成套实验操作台，电压表、电流表、万用表、低频信号发生器、示波器、通用二踪示波器等多种电子电工操作设备。

二、学习目标的设定

知识目标： 根据组合逻辑电路的分析方法分析半加器和全加器（异或门74LS86和与非门74LS00）的逻辑功能；根据逻辑功能写出真值表；写出逻辑表达式并化简；画出逻辑图。

能力素质目标：1、能够掌握组合逻辑电路的表达方式：逻辑表达式、真值表、卡诺图和逻辑图

2、能够根据给定的逻辑图写出逻辑表达式并化简；写出真值表；总结逻辑功能。

3、掌握组合逻辑电路的设计方法：能够根据案例要求写出真值表；根据真值表写出逻辑函数式并化简；用最少的基本逻辑电路和最少的连接线,设计组合逻辑电路；用实践验证自己设计的电路的可行性。

4、掌握半/全加法器的工作原理。

5、能够认识集成逻辑芯片的使用方法。

三、学习任务描述

资讯：要求学生自主通过各种方式查阅半加器、全加器的相关资料。

计划：先通过讲解一位半加器的设计过程，由学生自己设计一位全加器并引申出四位全加器的设计方法。

决策：对学生进行分组实训，各组间进行帮助与竞争，组内个成员也必须帮助与竞争，进而提高学生的兴趣以及协作能力。

实施：用异或门74LS86和与非门74LS00实现全加器电路，要求能够画出逻辑电路图，设计相应表格。自拟实训方案，测试电路的逻辑功能是否与设计功能一致并能够独立解决实验过程中遇到的各种问题。

检查与评估：包括自我检查评估、组间检查评估以及教师检查评估。

四、学习内容组织

（一）理论分析（3课时）

1．组合逻辑电路的分析

是指根据所给的逻辑电路，写出其输入与输出之间的逻辑函数表达式或真值表，从而确定该电路的逻辑功能。其分析步骤为：

2.半加器、全加器的原理

a.半加器

半加器和全加器是算术运算电路中的基本单元，它们是完成1位二进制数相加的一种组合逻辑电路。两个1二进制的加法运算如下表所示，其中Ｓ表示和数Ｃ表示进位数。由表中逻辑关系可见，这种加法运算只考虑了两个加数本身，而没有考虑由低位来的进位，所以称为半加。半加器就是实现下面这个真值表关系的电路。

由真值表可得逻辑表达式

运用逻辑代数，可将上式变换成与非形式

　　根据这两个表达式可得由与非门组成的半加器：

　　因为半加和是异或关系，所以半加器也可利用一个集成异或门和与门来实现：

　　图中右边是半加器的代表符号。

b.全加器

　全加器能进行加数、被加数和低位来的进位信号相加，并根据求和结果给出该位的进位信号。

　　根据全加器的功能，可列出它的真值表：

其中Ai和Bi分别是被加数及加数,Ci-1为相邻低位来的进位数，Si为本位和数（称为全加和）。以及Ci为向相邻高位的进位数。

　　为了求出Si和Ci的逻辑表达式，首先分别画出Si和Ci的卡诺图：

　　为了比较方便地获得与－或－非的表达式，采用包围0的方法进行化简得：

　　据此可以画出1位全加器的逻辑图：

3．组合电路的冒险现象

(1)实际情况下，由于器件的延时效应，在一个组合电路中，输入信号发生变化时，输出出现瞬时错误的现象，把这现象叫做组合电路中的冒险现象，简称险象。这里研究静态险象，即电路达到稳定时，出现的险象。可分为0型静态险象（如图4-1）和1型静态险象（如图4-2）:

图4-1 0型静态险象

其输出函数Y=A+,在电路达到稳定时，即静态时，输出Y总是1。然而在输入A变化时，输出Y的某些瞬间会出现0，Y出现窄脉冲，存在有静态0型险象。

图4-2 1型静态险象

其输出函数Y=A+,在电路达到稳定时，即静态时，输出Y总是O。然而在输入A变化时，在输出Y的某些瞬间会出现1，Y出现窄脉冲，存在有静态1型险象。

（2）进一步研究得知，对于任何复杂的组合逻辑电路，只要能成为A+或A的形式，必然存在险象。为了消除险象，通常用增加校正项的方法，如果表达式中出现A+形式的电路，校正项为被赋值各变量的“乘积项”；表达式中出现A形式的电路，校正项为被赋值各变量的“和项”。

例如：逻辑电路的表达式为Y=B+AC；当B=C=1时，Y=+A，Y正常情况下，稳定后应输出1，但实际中出现了0型静态险象。这时可以添加校正项BC，则YB+AC+

BC=+A+1=1,从而消除了险象。

（二）技能实训（3课时）

1.分析、测试用与非门74LS00组成的半加器的逻辑功能

（1）写出图4-3的逻辑表达式

图4-3由与非门74LS00组成的半加器电路

(2)根据表达式列出真值表4.1，并写出最简函数表达式

（3）根据图4-3，在实验箱上选定两个14脚的插座，插好两片74LS00，并接好连线，A, B两输入接至逻辑开关的输出插口。S, C分别接至逻辑电平显示输入插口。按表4-2的要求进行逻辑状态的测试，将结果填入表4-2，与表4-1进行比较，看两者是否一致。

表4.2 半加器理论值 表4.2 实验测量结果

S= C=

2．分析、测试用异或门74LS86和与非门74LS00组成的半加器的逻辑功能,填入表4-3

表4.3 异或门组成的半加器

图4-4 异或门和与非门组成的半加器

根据真值表写出半加器的逻辑表达式

S= C=

3．分析、测试用异或门74LS86、与非门74S00和或非门74LS02组成的全加器的逻辑功能

图4-5 全加器逻辑电路

表4.4 异或门组成的全加器

（1）根据逻辑电路写出全加器的逻辑函数表达式，并化为最简。

Si= Ci=

（2）按图4-5连线，Ai、Bi、Ci的值按表4-4输入，观察输出Si、Ci的值，填入表4.4。

4．观察冒险现象并消除

（1）按图4-6接线，当B=C＝1时，A输入矩形波（f＝1 MHZ以上），用示波器观察、记录Y波形。

（2）用添加校正项的方法消除险象。画出校正后的电路图，观察、记录校正后Y输出波形。

图4-6 险象的消除

五、教学情境创设

数字电路是一门与日常生活紧密相连的学科，涉及到的知识面广，学生如果能把所学的电路知识和生活实际结合起来，既调动了学生的学习积极性，又起到学以致用的目的。因此在课堂教学中，我采用以下的情境创设的方式来唤起学生对所学知识的兴趣。

首先通过提问的方式复习以前所学习的门电路内容，让学生对基本门电路的功能以及使用方法有一个全面的理解并调动他们学习的积极性。然后具体介绍一下半加器和全加器的工作原理，根据工作原理提出具体问题，让学生带着问题自主学习并在寻找答案的过程中发现新的问题，当学生基本掌握半加器的工作原理后根据学生的学习情况将他们分成若干小组进行分组实验练习，让他们在老师的引导下自己寻找设计半加器的方法，并通过实验体现出来。半加器设计完成后各小组通过自己的讨论发现全加器的设计方法，小组之间通过竞赛提高学生学习的兴趣。最后让学生在一位的基础上进行扩展训练，将一位的半/全加器进行串级使用设计四位加法器，并通过实验验证。

六、教学资源准备

本次课一共需要六课时的时间分别进行理论和实践教学，需要准备的除了材料资源，异或门74LS86、与非门74S00和或非门74LS02等集成块以及连接导线，万用表器材外，还需要专门的电子电工实训设备。此外还需要准备一些关于加法器相关的信息资源以增加学生学习的兴趣。

七、教学过程实施

（ 一）复习

1、基本逻辑门电路，包括其相对应的集成电路（例如74LS00）

2、真值表、卡诺图以及逻辑表达式的化简及变换

（二）半加器

1、理论介绍（本部分由各小组成员分工协作完成，教师监督、指导）

①半/全加器功能分析

②半加器的真值表、卡诺图以及逻辑表达式的设计

2、技能训练（本部分各组内每个成员必须全部完成）

①按逻辑图连线其中用到的74LS系列集成电路，老师提醒学生注意外引线的排列。

②检查线路

③通电调试

④填写总结报告

（三）全加器（本部分各组竞赛，评选出优秀小组）

以半加器为例，由学生独立完成全加器的全部设计以及实验部分

（四） 扩展部分（本部分各小组可以相互协作相互讨论共同探究）

要求学生以上面所练习的一位加法器为基础，设计实现四位二进制加法器。

（五）对学生的设计结果进行检查和评估

八、教学评价设计