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正在进行安全检测...

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2006University/CollegeICDesignContest
大學組可程式邏輯(FPGA設計組
Pseudo-RandomIntegerSortingCircuit

1.問題描述
請完成一正整數之虛擬亂數產生器(Pseudo-RandomIntegerGenerator，可依續產生5筆隨機的正整數；並且將所產生的5筆正整數，藉由排序器(Sorter依數字大小分別排序，最後再將排序結果予以顯示於四位數七段顯示器。
本次IC設計複賽比賽時間為上午8時30分至下午20時30分。請參賽者務必參照附錄A–頂層設計檔規範，進行模組名稱、輸出/入埠宣告。並且，待參賽隊伍完成設計，請立即舉手以示完成設計。評審將會根據本試題卷第3節中的評分標準進行現場評分。為了評分作業的方便，各參賽隊伍應參考附錄B–設計結果驗證步驟中所列的要求進行設計操作，並交付評審本次競賽之設計作品檔案。

2.設計規格
2.1系統方塊圖
Top
clkresetp_randomsortindex
3
P_randomIntegerGenerator
Sorter
7segmentDecoder
84
segseg_sel

圖一、系統方塊圖

1

2.2輸入/輸出介面
表一、輸入/輸出訊號
信號名稱resetclkp_randomsortindexsegseg_sel
輸/出入位元寬度inputinputinputinputinputoutputoutput
1111384
非同步系統重置信號。
時脈信號。此系統為同步於時脈正緣之同步設計。亂數產生器的按鈕輸入。排序器的按鈕輸入。索引數之指撥開關。四位數七段顯示器顯示信號。四位數七段顯示器掃描信號。
接腳說明

2

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